選自IEEE
作者：Samuel K. Moore
呆板之心編譯
編輯：小舟、杜偉
在最近的一項研究中，來自佐治亞理工、圣母大學、羅徹斯特理工學院的研究者提出了一種新型的無電容 DRAM，旨在加速 AI 規(guī)模的成長。
當今計較中最大的問題之一是「存儲墻」，即處理懲罰時間與將數(shù)據(jù)從單獨的 DRAM 存儲器芯片傳送處處理懲罰器所耗費時間之間的差距。AI 應用的日益普及只會加劇該問題，因為涉及面部識別、語音領(lǐng)略、消費商品推薦的龐大網(wǎng)絡很少能容納在處理懲罰器的板載內(nèi)存上。
在 2020 年 12 月進行的 IEEE 國際電子設備集會會議（IEDM）上，一些研究小組認為：一種新型的 DRAM 大概成為「存儲墻」問題的辦理方案。他們暗示：「這種新型的 DRAM 由氧化物半導體制成，并內(nèi)置在處理懲罰器上方的各層中，其位長是商用 DRAM 的數(shù)百或數(shù)千倍，而且在運行大型神經(jīng)網(wǎng)絡時可以提供較大的區(qū)域，節(jié)減大量能源?！?br />單片 1T1C 設計的缺陷與范圍性
計較機中的 DRAM 存儲單位由單個晶體管和單個電容器制成，即所謂的 1T1C 設計。這種存儲單位在寫入時打開晶體管，電荷被推入電容器 (1) 或從電容器 (0) 去除；讀取時則會提取并懷抱電荷（假如有）。該系統(tǒng)速度超等快，價值自制，而且功耗很小，但它也有一些缺點。
首先，讀取時會耗損電容器的電量， 470uf 63v，因此讀取意味著要將該位寫回到內(nèi)存中?？v然不舉辦讀取，電荷最終也會通過晶體管從電容器中泄漏出來。所有單位都需要按期刷新以保持數(shù)據(jù)。在現(xiàn)代 DRAM 芯片中，此操縱每 64ms 完成一次。
處理懲罰器芯片中的嵌入式 DRAM 是以貿(mào)易的形式完成的，因而存在一些其范圍性。佐治亞理工學院電氣和計較機工程系傳授 Arijit Raychowdhury 暗示：「單片 1T1C 的設計一直面對的挑戰(zhàn)是制造電容器以及制造具有超低泄漏的晶體管方面存在堅苦?！顾c圣母大學和羅徹斯特理工學院的研究人員相助開拓了新的嵌入式 DRAM。在為邏輯電路構(gòu)建的制造進程中，很難制造出優(yōu)秀的電容器。

Arijit Raychowdhury。
新型嵌入式 DRAM 的布局
新型嵌入式 DRAM 僅由兩個晶體管束成，沒有電容器，簡稱為 2T0C。之所以可以這樣做，是因為晶體管的柵極是天然的電容器（盡量有些小）。因此代表該位的電荷可以存儲在此處。該設計具有一些要害優(yōu)勢，出格是對付 AI 來說。

新型嵌入式 DRAM 的布局。圖源：圣母大學。
與由晶體管和電容器構(gòu)成的普通 DRAM 差異，2T0C 嵌入式 DRAM 由兩個晶體管構(gòu)成。該位存儲在右側(cè)晶體管的電容中，并由左側(cè)設備安排在此處。右側(cè)設備柵極上的電荷意味著電流可以流過它，因此僅由晶體管節(jié)制讀取和寫入。
Raychowdhury 表明稱：「個中寫入和讀取涉及差異的設備，因此可以從 2T0C DRAM 單位讀取數(shù)據(jù)，而無需粉碎數(shù)據(jù)，不必重寫數(shù)據(jù)。你所要做的就是查察電流是否流過其柵極承載電荷的晶體管。假如存在電荷，晶體管將導通，會有電流流過。假如沒有電荷，就將沒有電流流過。」
圣母大學 Suman Datta 嘗試室的研究生 Jorge Gomez 對此暗示：「輕松讀取對付 AI 來說至關(guān)重要，因為神經(jīng)網(wǎng)絡每次寫入至少要讀取 3 遍?！?br />Raychowdhury 說道：「2T0C 的分列不合用于硅邏輯的晶體管?！褂捎诰w管的柵極電容太低，而且通過晶體管的泄漏量太高，任何位城市當即流失。因此研究者轉(zhuǎn)向由非晶氧化物半導體制成的設備，譬喻用于節(jié)制某些顯示器中像素的設備。
新型嵌入式無電容 DRAM 具有哪些特性
新型嵌入式無電容 DRAM 具有幾種顯著的特性。詳細而言，它們可以驅(qū)動大量電流，使得寫入速度更快；當它們封鎖時，會釋放少量電荷，使得位利用壽命更長。美國團隊利用摻雜了約 1% 鎢元素的氧化銦作為他們的半導體，簡稱摻鎢氧化銦（IWO）。
Raychowdhury 暗示，該設備的電流是「有記錄的氧化晶體管中最好的一些」。該設備為邏輯運算提供了足夠的讀寫速度，同時截至電流（off current）也很小，比硅的電流小了二至三個數(shù)量級。實際上，該團隊必需構(gòu)建超大版本的設備， 47UF 50V，以得到精確的泄露電流。
同樣重要的是，像這樣的氧化物可以在相對低溫情況下舉辦處理懲罰。這意味著由氧化物制成的設備可以在處理懲罰器芯片上方的互連層中構(gòu)建，而且不會損壞下方的硅器件。另外，在此處構(gòu)建存儲單位為數(shù)據(jù)處理懲罰硅元件（elements on the silicon）提供了一個直接的高帶寬路徑，從而有效地沖破了存儲墻（memory wall）。
在對三個常見神經(jīng)網(wǎng)絡的模仿中，該團隊將該技能的單層、四層、八層版天職別與 IBM Power8 處理懲罰器中利用的技能 22 納米 1T1C 嵌入式 DRAM 舉辦了比擬。由于節(jié)制 2T0C 嵌入式 DRAM 耗損了處理懲罰器上必然數(shù)量的邏輯，因此就所有神經(jīng)網(wǎng)絡數(shù)據(jù)所需的芯單方面積而言，僅利用單層存儲器并不能帶來實際的優(yōu)勢?？墒?，四層 2T0C DRAM 將嵌入式存儲器所需的芯單方面積淘汰了 3.5 倍，八層 2T0C DRAM 更是淘汰了 7.3 倍。
同樣地，當層數(shù)多于 1 時，2T0C 嵌入式 DRAM 在機能上優(yōu)于 1T1C 嵌入式 DRAM。舉例而言，當提供一平方毫米的四層或八層嵌入式 DRAM 時，ResNet-110 神經(jīng)網(wǎng)絡則從來不需要從芯片外獲取數(shù)據(jù)。1T1C 設計需要在 70% 閣下的時間里利用芯片外數(shù)據(jù)，與之差異，2T0C 嵌入式 DRAM 大概會節(jié)減大量的時間和精神。
比利時微電子研究中心（Imec）的研究人員在國際電子器件集會會議（IEDM）上推出了一種雷同的 2T0C 嵌入式方案，該方案利用銦鎵鋅氧化物作為半導體。Imec 高級科學家 Attilio Belmonte 指出，IGZO 必需在有氧的情況中退火，以修復由氧空位造成的質(zhì)料缺陷。這樣可以有助于淘汰 IGZO 中自由電子的數(shù)量，進而有助于電流活動，但假如沒有氧氣，設備就不會像開關(guān)那樣起浸染。

Attilio Belmonte。
對這種「氧鈍化」的需求對 IGZO DRAM 設備的設計發(fā)生了幾種撞擊效應（knock-on effect），包羅所涉及的電介質(zhì)的選擇和位置。Imec 開拓的優(yōu)化設備將 IGZO 安排于氧化硅的上方，而且頂部是氧化鋁。這種團結(jié)方法很是有效地節(jié)制了耗盡位的泄露。2T0C 存儲單位的平均逗留時間為 200 秒，而且 25% 的存儲單位將它們的位保持了 400 秒以上的時間，是普通 DRAM 單位保持時長的數(shù)千倍。在后續(xù)研究中，Imec 團隊但愿通過利用差異相位的 IGZO 將逗留時間耽誤至 100 小時以上。
這樣長的逗留時間使得該設備進入到了非易失性存儲（non-volatile memories）的規(guī)模，譬喻電阻式 RAM 和磁性 RAM。許多研究團隊專注于利用嵌入式 RRAM 和 MRAM 來加快 AI。可是，Raychowdhury 認為 2T0C 嵌入式 DRAM 比它們更有優(yōu)勢。嵌入式 RRAM 和 MRAM 需要大量電流來寫入，而且就今朝而言，電流必需來自處理懲罰器硅片中的晶體管，所以節(jié)減的空間更少。更糟糕的是，嵌入式 RRAM 和 MRAM 切換速度肯定慢于 DRAM。
Raychowdhury 增補道，任何基于電荷的事物往往速度更快，至少在寫入進程中是這樣。速度快得多的證據(jù)還需要期待處理懲罰器上全陣列嵌入式 2T0C DRAM 的構(gòu)建。而且，全陣列嵌入式 2T0C DRAM 就要到來了！
原文鏈接：https://spectrum.ieee.org/tech-talk/semiconductors/memory/new-type-of-dram-could-accelerate-ai
百萬級文獻闡明，十萬字深入解讀
2020-2021 全球AI技能成長趨勢陳訴
陳訴內(nèi)容涵蓋人工智能頂會趨勢闡明、整體技能趨勢成長結(jié)論、六大細分規(guī)模（自然語言處理懲罰、計較機視覺、呆板人與自動化技能、呆板進修、智能基本設施、數(shù)據(jù)智能技能、前沿智能技能）技能成長趨勢數(shù)據(jù)與問卷結(jié)論詳解，最后附有六大技能規(guī)模5年打破事件、Synced Indicator 完整數(shù)據(jù)。
? THE END
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原標題：《為AI而生，沖破存儲墻，佐治亞理工等提出新型嵌入式無電容DRAM》
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